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    分类:总结指导 时间:2017-04-26 本文已影响

    篇一:DDR2到DDR3接口存储器设计

    DDR2/DDR3接口存储器设计

    目 录

    1 概述 .......................................................................................................................................... 5 2 DDR2和DDR3存储标准的比较 ................................................................................................. 5 2.1 DDR2描述........................................................................................................................... 5 2.2 DDR3描述........................................................................................................................... 6 3 拓扑结构 ................................................................................................................................... 9 4 数据通道的改善 ...................................................................................................................... 12 5 结论 ........................................................................................................... 错误!未定义书签。

    表目录

    表1

    DDR,DDR2和DDR3特性比较 .......................................................................................... 9

    图目录

    图1 图2 图3 图4 图5 图6 图7 图8 图9 图10 图11 图12

    DDR2存储模块体系结构 ..................................................................................................... 5 DDR2功能框图 ................................................................................................................... 6 DDR3 Unbuffer DIMM的Fly-by拓扑 ................................................................................... 7 写Leveling时序图 ................................................................................................................ 8 使用MPR的读Leveling ....................................................................................................... 8 DDR2 UDIMM时钟拓扑 .................................................................................................... 10 DDR3 UDIMM Fly-by Clock Topology ............................................................................. 10 DDR2 UDIMM Address Topology .................................................................................... 10 DDR3 UDIMM Fly-by Address Topology ......................................................................... 11 DDR2 RDIMM Post Register Nets ................................................................................... 11 DDR3 RDIMM Fly-by Clock Topology ............................................................................. 12 DDR3 RDIMM Fly-by Address Topology ......................................................................... 12

    DDR2到DDR3接口存储器设计注意点

    1 概述

    DDR3存储标准将扩充DDR存储的性能范围,同时对DDR2存储标准保持向下兼容

    性。理解DDR3和DDR2标准的相同和区别非常重要,在尽可能重用以前DDR2存储接口的设计中可以得到最大利益。

    本文提供对DDR2接口到DDR3系统接口的关键设计的详细理解。

    2 DDR2和DDR3存储标准的比较

    DDR2存储标准因为DDR3标准的出现而升级。现在可获得的存储设备的多样性给系统建筑师在选择存储器时提供多种选择。在进行DDR2和DDR3详细比较前,先回顾一下典型DDR2存储子系统和相关存储控制器的关键特性。

    2.1 DDR2描述

    典型DDR2存储子(转载自:www.hnBoXu.com 博 旭范文 网:ddrddr2ddr3设计总结指导手册)系统用UDIMM来装载多个DDR2存储设备。典型DDR2 DIMM结构如图所示。控制和地址信号到DIMM并按照T-branch拓扑布线。这个结构平衡每个存储设备的延迟,但因为多个STUB和STUB长度引入了额外的SKEW。

    图1

    DDR2存储模块体系结构

    DDR2存储控制器位于芯片内,驱动DIMM模式。典型的DDR2存储控制器在图2显示。PHY对在DDR

    篇二:DDR3总线设计总结_liguisheng_2013-11-08

    DDR3设计总结

    Name:liguisheng

    Date:2013-11-08

    DDR3和DDR2的不同

    总线信号:

    DQS只能使用差分,不像DDR2单端差分可选;

    Bank只能用8个,也就是3根信号线;

    RZQ,需要校准输出阻抗;

    电源由1.8V->1.5V。

    原理机制:

    由DDR2的4bit预取增加到8bit预取,突破时钟极限,使得clk达到933MHz(DDR2一般最高到533MHz);

    clk、addr、ctrl只能使用fly-by Topology,并且需要写调平(根据到达每个颗粒不同的走线长度,将其补偿回来);

    有动态ODT,比如读写时ODT的值不同,挂2级CS,访问不同CS时,各级ODT不同,从而保证更好的反射抑制。

    PCB走线要求举例(2片颗粒的设计)

    ?

    ?

    ? 差分线p/n等长<5mil,单端50ohm,差分100ohm阻抗控制; ADDR、 CTRL和CLK每段分别等长,每段<25mil; ADDR、 CTRL和CLK采用菊花链拓扑连接到2片ddr3芯片,最后到端接电阻,端接电阻离第二片ddr芯片要足够短<500mil,2片ddr芯片之间<500mil;总长<3000mil;(更多片颗粒时,比如内存条8.9片颗粒,总长依次延长)

    ?

    ?

    ? DQ,DQM 与对应字节的DQS等长<20mil;字节组之间等长<100mil; DQS长度与CLK到第一片ddr芯片的长度+1/2 2片ddr芯片间长度 等长<500mil;(更多片颗粒时,使用写调平功能) VREF、VTT相关

    篇三:DDR硬件设计要点

    DDR硬件设计要点

    电源

    DDR的电源可以分为三类: a> 主电源VDD和VDDQ

    主电源的要求是VDDQ=VDD,VDDQ是给IO buffer供电的电源,VDD是存储芯片的工作电压,但是一般的使用中都是把VDDQ和VDD合成一个电源使用。有的芯片还有VDDL,是给DLL供电的,也和VDD使用同一电源即可。 b> 参考电源Vref,

    参考电源Vref要求跟随VDDQ,并且Vref=VDDQ/2,所以可以使用电源芯片提供,也可以采用电阻分压的方式得到。由于Vref一般电流较小,在几个mA~几十mA的数量级,所以用电阻分压的方式,即节约成本,又能在布局上比较灵活,放置的离Vref管脚比较近,紧密的跟随VDDQ电压,所以建议使用此种方式。需要注意分压用的电阻在100~10K均可,需要使用1%精度的电阻。

    Vref is expected to be equal to 0.5*VDDQ of the transmitting device, and to track variations in the dc level of the same. Peak--to--peak noise on Vref may not exceed +/-2% of the dc value.

    Vref参考电压的每个管脚上需要加10nF的电容滤波,并且每个分压电阻上也并联一个电容较好,如图所示。

    c> 用于匹配的电压Vtt(Tracking Termination Voltage)

    Vtt为匹配电阻上拉到的电源,Vtt=VDDQ/2。DDR的设计中,根据拓扑结构的不同,有的设计使

    用不到Vtt,如控制器带的DDR器件比较少的情况下。如果使用Vtt,则Vtt的电流要求是比较大的,所以需要走线使用铜皮铺过去。并且Vtt要求电源既可以吸电流,又可以灌电流才可以。一般情况下可以使用专门为DDR设计的产生Vtt的电源芯片来满足要求。

    而且,每个拉到Vtt的电阻旁一般放置一个10nf~100nF的电容,整个Vtt电路上需要有uF级大电容进行储能。

    一般情况下,DDR的数据线都是一驱一的拓扑结构,且DDR2和DDR3内部都有ODT做匹配,所以不需要拉到Vtt做匹配即可得到较好的信号质量。而如果地址和控制信号线是多负载的情况下,会有一驱多,并且内部没有ODT,其拓扑结构为走T点的结构,所以常常需要使用Vtt进行信号质量的匹配控制。

    电源设计时,需要考虑电压,电流是否满足要求,电源的上电顺序和电源的上电时间,单调性等。 这里简单总结一下各电源的上电顺序:首先VDD上电 ,

    接着VDDQ上电 ,然后Vref和Vtt上电 ,这阶段保持CKE为低电平,满足规定的延迟后,CKE才转为高电平。当各种供电和差分时钟都已进入稳定后,才可以执行操作指令,接着设置模式寄存器,再写入操作参数。这些都必须按照规定的时序进行,如下图所示。

    电源电压的要求一般在±5%以内。

    电流需要根据使用的不同芯片,及芯片个数等进行计算。由于DDR的电流一般都比较大,所以PCB设计时,如果有一个完整的电源平面铺到管脚上,是最理想的状态,并且在电源入口加大电容储能,每个管脚上加一个100nF~10nF的小电容滤波。

    时钟

    DDR的时钟为差分走线,一般使用终端并联100欧姆的匹配方式,差分走线差分对控制阻抗为100ohm,单端线50ohm。需要注意的是,差分线也可以使用串联匹配,使用串联匹配的好处是可以控制差分信号的上升沿缓度,对EMI可能会有一定的作用。

    数据DQ和DQS

    DQS信号相当于数据信号的参考时钟,它在走线时需要保持和CLK信号保持等长。DQS在DDR2以下为单端信号,DDR2可作为差分信号,也可做单端,做单端时需要将DQS-接地,而DDR3为差分信号,需要走线100ohm差分线。由于内部有ODT,所以DQS不需要终端并联100ohm电阻。每8bit数据信号对应一组DQS信号。

    DQS信号在走线时需要与同组的DQS信号保持等长,控制单端50ohm的阻抗。在写数据时,DQ和DQS的中间对齐,在读数据时,DQ和DQS的边沿对齐。DQ信号多为一驱一,并且DDR2和

    DDR3有内部的ODT匹配,所以一般在进行串联匹配就可以了。

    DDR内部的ODT结构

    地址和控制

    地址和控制信号速度没有DQ的速度快,以时钟的上升沿为依据采样,所以需要与时钟走线保持等长。但如果使用多片DDR时,地址和控制信号为一驱多的关系,需要注意匹配方式是否适合。

    PCB布局注意事项

    PCB布局时,需要把DDR颗粒尽量靠近DDR控制器放置。每个电源管脚需要放置一个滤波电容,整个电源上需要有10uF以上大电容放在电源入口的位置上。电源最好使用独立的层铺到管脚上去。串联匹配的电阻最好放在源端,如果是双向信号,那么要统一放在同一端。如果是一驱多的DDR匹配结构,Vtt上拉电阻需要放在最远端,注意芯片的排布需要平衡。下图是几种DDR的拓扑结构,首先,一驱二的情况下分为树状结构,菊花链和Fly-by结构,Fly-by是一种STUB很小的菊花链结构。DDR2和DDR3走菊花链结构都是比较适合的。走树状结构可以把两片芯片贴在PCB的正反两面,对贴减小分叉的长度。一驱多的DDR拓扑结构比较复杂,需要仔细进行仿真。

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